计算机组成原理与系统结构实验指导书（第3版）

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商品名称：计算机组成原理与系统结构实验指导书（第3版）

物料号 ：58777-00

重量：0.000千克

ISBN：9787040587777

出版社：高等教育出版社

出版年月：2022-12

作者：章复嘉冯建文包健编著

定价：60.00

页码：548

装帧：平装

版次：3

字数：780

开本：16开

套装书：否

本书是“计算机组成原理”课程及其主教材《计算机组成原理与系统结构》（第2版）配套的实验教材。全书共分上、下两篇，上篇为简单CISC模型计算机实验，主要以“Yy-z02计算机组成原理实验系统”为实验平台，引导读者使用微程序设计方法完成指令系统的实现，含14个实验项目；下篇是典型RISC计算机实验，主要以“Digilent Nexys3” FPGA开发板为实验平台，以MIPS架构CPU为模型，引导读者逐步设计实现一个单周期的MIPS CPU，含10个实验项目。上、下篇均按照概述、指令系统、硬件系统、开发软件平台和实验项目五部分来组织，使读者能够按照“了解概况—了解目标—熟悉工具—深入实现”的路径完成课程学习。

前辅文
上篇简单模型机虚拟仿真实验
  第1章 Yy-Z02 模型机系统概述
   1.1 Yy-Z02 模型机系统结构
   1.2 Yy-Z02 模型机仿真软件概述
  第2章 Yy-Z02 模型机指令系统
   2.1 指令格式框架
   2.2 寻址方式
   2.3 指令系统设计
   2.4 程序设计
  第3章 Yy-Z02 模型机组成结构
   3.1 运算器单元
   3.2 通用寄存器单元
   3.3 存储器单元
   3.4 输入输出单元
   3.5 中断控制
   3.6 控制器
  第4章 Yy-Z02 模型机实验项目
   4.1 手工汇编并运行程序实验
   4.2 子程序调用实验
   4.3 单重可屏蔽硬中断实验
   4.4 微程序流程图编制实验
   4.5 微程序控制器认识实验
   4.6 微程序控制器设计实验
   4.7 动态微程序设计实验
下篇基于FPGA 的RISC 结构模型机实验
  第5章计算机硬件设计、FPGA 与HDL
   5.1 计算机硬件组成、设计与实现
   5.2 FPGA
   5.3 硬件描述语言HDL
  第6章 ARMv7 和RISC-V 架构简介
   6.1 ARM 模型机和ARMv7 架构简介
   6.2 RISC-V 架构简介
  第7章 Verilog HDL 基础
   7.1 Verilog HDL 概述
   7.2 Verilog HDL 的模块
   7.3 词法约定
   7.4 数据类型
   7.5 表达式与操作符
   7.6 系统任务和函数
   7.7 Verilog HDL 建模方式
  第8章 Vivado Design Suite 平台概述
   8.1 Vivado Design Suite 平台
   8.2 HDU-XL-01 教学开发板专用调试工具
   8.3 项目开发流程
   8.4 IP 核封装方法
  第9章 RSIE-SPOC 教学方法和教学开发板
   9.1 RSIE-SPOC 教学方法
   9.2 HDU-XL-01 教学开发板简介
   9.3 HDU-XL-01 教学开发板硬件系统
   9.4 I/O 设备及引脚配置方法
   9.5 远程FPGA 实验平台概述
   9.6 实验流程与板卡检测
  第10章 ARM 模型机设计实验项目
   10.1 桶形移位器设计实验
   10.2 多功能ALU 设计及与桶形移位器连接实验
   10.3 通用寄存器堆设计实验
   10.4 程序状态寄存器堆设计实验
   10.5 ARMv7 存储器设计实验
   10.6 ARMv7 汇编器与模拟器实验
   10.7 取指令数据通路设计实验
   10.8 实现数据处理指令的CPU设计实验
   10.9 实现状态寄存器访问指令的CPU 设计实验
   10.10 实现分支跳转指令的CPU设计实验
   10.11 实现单数据访存指令的CPU设计实验
   10.12 实现块数据访存指令的CPU设计实验
   10.13 irq 中断控制设计实验
   10.14 中断抢占设计实验
  第11章 RISC-V 模型机设计实验项目
   11.1 加法器设计实验
   11.2 超前进位加法器设计实验
   11.3 多功能ALU 设计实验
   11.4 寄存器堆与运算器设计实验
   11.5 RISC-V 存储器设计实验
   11.6 RISC-V 汇编器与模拟器实验
   11.7 取指令及指令译码实验
   11.8 实现运算及传送指令的CPU设计实验
   11.9 实现访存指令的CPU 设计实验
   11.10 实现转移指令的CPU 设计实验
   11.11 实现37 条RV32I 指令集的CPU 设计实验
   11.12 硬布线控制的CPU 设计实验
   11.13 单重可屏蔽外部中断设计实验
  附录A Nexys4 教学开发板
  附录B 实验报告模板
  参考文献

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